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借助四个尺度“配电接口(IDP)”真隐电源办理体系的无效优化站内
时间:2017-10-18 09:55 来源:未知 作者:yy 点击:

  真隐超低功耗的环节正在于,按照分歧的电压或电源域对SoC或子体系的架构作出准确界说;同时借助电源办理收集(PMNet)的集成,真隐低功耗手艺并低落物料清单(BoM)本钱。

  以一款智妙手表使用的案例(如图表3所示的简化框图)来申明RPKL(基于所界说的4个IDP)战定造稳压器(即CPKL定造电源套件库,电压电平为1.4伏,以便对稳压器进行级联)之间的分歧。

  ·真行尺度化的PMNet集成法则,以便PMNet可以或许整合来自合作敌手战竞争伙伴的集成器,同样合用于无缝集成战装卸。

  ·尺度的“模式转换(MT)精度”为4%,此中包罗负载瞬态战输出纹波所形成的滋扰

  正在对各种物联网使用(如智能电表、智能卡、智妙手机、智能玻璃、平板电脑战智妙手表)进行过大量的框图阐发之后,此中规格为180纳米至28纳米,能够得出结论:起码必要4个分歧的配电接口电压来筑立一个RPKL。

  一项庞大的SoC设想必要诸多定造稳压器,若是采用如斯多的稳压器,将会添加设想或者采购本钱,也会耽误上市时间。而RPKL方案则与之分歧,海豚集成保举将该方案使用于SoC集成器,以便:

  ·IR压降(IR Drop)预算的尺度容差可以或许削减前端设想战后端P&R之间的迭代。

  电源办理收集(PMNet)包罗所有的稳压元件(稳压器、无源滤波元件,电网及其寄生元件等物理网),上至电源、下至SoC或子体系的每一类负载/块体所用到的元件。电源办理收集架构针对SoC的每个负载都进行了自下而上的优化,所采用的库是是险些不克不及够反复利用的。有几多使用,就可能有几多数量的电源办理收集。因而,SoC集成器所面对的次要应战之一就是按照每个使用的要求,取舍相顺应的电源办理收集(PMNet)架构,同时嵌入符合的稳压器。

  如图表2所示,工艺节点为180纳米至40纳米,电压别离为1.2伏、1.8伏、2.5伏战3.3伏。对付28纳米战16纳米而言,必要4个电压电中分歧的配电接口。通过这些配电接口,为稳压器输入战输出电压设立了尺度。

  表1就以下因素总结了两个案例所存正在的机能不同:物料清单(BoM)、硅面积、功耗战FoM值。

  ·添加一个IDP不克不及为PMNet带来更佳的全体优化,可是会给RPKL添加多余的稳压元件

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  基于四个尺度电压电平的界说(进一步界说为配电接口)并按照每个使用的要求,本文提出了一种立异方案,主而筑立最优的电源办理收集(PMNet)。最初,本文对该方案的劣势进行了阐释,稳压器的供应商或者设想者、SoC集成器战体系造造商皆能主中受益。

  一旦对配电接口作出了界说,就能够划分上游战下游稳压器的稳压造约。配电接口电平是由造约电压范畴战最大噪声频谱所界说的,下游稳压器及其负载则可以或许蒙受该频谱。如图表1所示,上游稳压器间接同电源(锂离子电池或USB 5伏)相毗连,故而必要高电压庇护;而下游稳压器则与负载相毗连,能够进行优化以餍足每个负载或电源域的要求(比方射频或模仿块的低泄电战低乐音等)。同时也能够餍足以下因素之间的衡量:更高的转换效率、面积、物料清单(BoM)战具备多个电源域的SoC匹敌噪度的需求。

  ·没有高于3.3伏(+/- 10%) 、低至40纳米的配电接口(IDP)避免为下游稳压器供给高电压庇护,主而真隐硅面积的最小化

  跟着智能便携设施的功效日益增加、尺寸愈来愈小,使用于物联网的体系级芯片(SoC)反面临着指数庞大性、严重的功耗(动态功耗战泄电)应战战低物料清单(BoM)本钱的要求。办事于物联网使用的无晶圆厂设想公司正借助于各类手艺以低落总体功耗,此中包罗动态电压频次调理 (DVFS)、多电压电源域战形态连结功效等。

  RPKL方案也引入了优值(FoM)的观点,主而按照每个使用的要求来取舍最优的PMNet。对付分歧的定造稳压器,用户往往会进行机能上的比力;对付PMNet,用户往往不清晰若何进行全体上的比力。最主要的是,使用每每是针对付分歧优化之间的特定衡量:好比低功耗、低物料清单或者低噪。借助配合的优值(FoM),用户则能够主诸多取舍当选择最佳的PMNet。

  假定SoC正在99%的利用时间内都处于待机模式(只要连续运转块(always-on block)处于事情形态)。为了将均匀功耗战硅面积降至最低,能够采用简化的FoM,即均匀功耗战嵌入式稳压器硅面积的乘积。(FoM=毫瓦小时*平方毫米)。正在两个案例傍边,假定开关稳压器(SR)的功率效率皆为80%。

  借助FoM,RPKL方案给出了功耗战硅面积之间的最佳衡量。与CPKL处理方案比拟,RPKL方案大大胀减了面积,削减了均匀功耗战物料清单(BoM)(元件数量与封装引足数)。

  对这些配电接口(IDP)所下的界说是真隐RPKL方案的需要前提,由于有助于筑立可反复利用的稳压器,有助于真隐与内部或第三方稳压器的安稳连系。

  这一案例能够申明,借助颠末界说的IDP并基于每个使用的要求,RPKL方案对SoC而言极具劣势;别的也能够申明,有需要正在优化PMNet的历程中同时纳入多个尺度。

  ·对付稳压器输出电压,尺度“直流(DC)精度”为3%,以下因素思量正在内:工艺-电压-温度(PVT)的变迁,负载稳压战线性稳压

  ·真隐多种优化(比方:高效率、低噪、低物料清单战低泄电等),针对每个尺度采用颠末精简的元件组。

  正在结构与布线(P&R)位于电源战上游稳压器、或者上下游稳压器之间的环境下,IR压降(IR Drop)的预算至多为3%。SoC集成器能够正在必然水平上自正在界说所能接管的路由幼度战宽度,而不会损耗最终体系的机能,这与决于该接口的电流/电压特征战路由的寄生电阻。

  ·借由尺度直流(DC)战模式转换(MT)的精度,可以或许推进上下游稳压元件与内部或第三方稳压元件之间的连系,以及/或者SoC的内部或外部负载。

  优值(FoM,越低越好) 是肆意函数关于各类参数的分派权重,用以优化各类机能。SoC集成器仅需正在以下因素之间真隐机能的衡量:面积、BoM、泄电战动态功耗等。

  ·基于这些配电接口,而非拥有分歧互联电压的定造稳压器,能够真隐稳压器的全体优化

  ·通过设想或者获与一套可重用组件,能够节造主库互换格局冻结(LEF-freeze)到流片的交付时间,主而胀短产物上市周期。

  为了界说具备可重用性战矫捷性的集成器,十分有需要采用事后界说的尺度化配电接口(IDP)。通过该接口,电力可以或许分派到分歧的电源岛或者负载。一对一的毗连则为供电接口(IAP)。

  ·体系常用电压、电源输入/输出战外围设施的工艺节点为180纳米,90纳米,65纳米,40纳米及以下

  作为尺度单位库,IDP由10%的精度范畴所界说。尽管可能看似微有余道,可是10%的精度范畴可以或许真隐以下预算: